AMD montre plus de technologies d’empilement 3D dans les puces chaudes 33

Avoir hâte de: La technologie d’empilement de puces 3D n’a pas encore beaucoup touché, avec seulement Intel Foveros sur le marché des processeurs Lakefield, et certains produits Zen3 empilés verticalement attendent dans les coulisses. Mais lors du symposium Hot Chips de cette année, AMD décrit déjà la direction qu’il entend prendre à partir d’ici, avec des idées ambitieuses sur la façon d’appliquer la technologie.

Le cache 3D présenté par AMD au Computex est un ajout (relativement) mineur du cache L3 supplémentaire au Ryzen 9 5900X, ce qui entraîne une augmentation d’environ 15 % des performances dans les jeux. L’agencement d’empilement 3D permet à AMD d’utiliser un processus de production qui permet à la SRAM d’être plus dense pour la matrice supérieure, avec 64 Mo d’espace superposés sur les 32 Mo directement sur la matrice de noyau de silicium adaptée à la fois au cache et au calcul.

Tout cela a été fait en utilisant des trous traversants en silicium (TSV), connectés par des couplages verticaux directs cuivre-cuivre qui se tiennent ensemble beaucoup plus près de la technologie de micropompe «traditionnelle».

AMD revendique une bosse de 9 microns pour sa technologie hybride de filetage direct ; En comparaison, Intel Foveros fonctionnait de l’ordre de 50 microns lors de sa mise en œuvre à Lakefield, qui est le point de comparaison clé utilisé pour revendiquer les gains d’efficacité 3x d’AMD et une densité 15 fois plus élevée avec ses interconnexions que son « autre architecture 3D » clairement indéterminée.

Team Blue a également une encoche de 36 microns pour la prochaine technologie Foveros Omni à utiliser dans les processeurs Meteor Lake, et un score de 10 microns pour Foveros Direct, une solution hybride qui rivalise carrément avec ce qu’AMD propose ici.

Cependant, les deux ne devraient arriver qu’en 2023, tandis qu’AMD a déclaré que ses puces Ryzen empilées en 3D seront produites en série d’ici la fin de cette année.

La société travaille également avec TSMC sur des conceptions d’empilement 3D plus complexes, avec l’ambition d’empiler les cœurs de processeur les uns sur les autres, de diviser les macroblocs de processeur (tels que de faibles niveaux de cache) entre différentes couches, ou même de descendre au niveau du découpage de circuit. .

L’empilement de silicium informatique en particulier présente des difficultés uniques pour alimenter des modèles plus élevés et éliminer la chaleur des modèles inférieurs – l’une des raisons pour lesquelles le cache 3D d’AMD est placé uniquement au-dessus du cache de la matrice principale, laissant les cœurs de processeur seuls.

Bien sûr, tout dépend de l’amélioration qui peut être réalisée dans les mesures de résistance, de performance, d’espace et de coût de PPAC – et bien sûr si TSMC peut continuer à introduire des technologies d’emballage avancées dans la production de masse.